Verilog

De la Wikipedia, enciclopedia liberă
Salt la: Navigare, căutare

Verilog este un limbaj de descriere a hardware-ului (Hardware Description Language -HDL), destinat descrierii comportamentului și/sau arhitecturii unui sistem numeric, cu alte cuvinte al unei funcții logice combinatorii sau secvențiale. Un sistem numeric poate fi descris, la niveluri diferite, in functie de aspectele care intereseaza. Astfel, un HDL poate descrie, la nivel de comutator, amplasarea traseelor de legatura (firele), a rezistoarelor si tranzistoarelor pe un circuit integrat. Limbajul HD poate descrie sistemul numeric avand in vedere portile logice si bistabilele componente, adica la nivel de porti. La un nivel mai ridicat, sistemul numeric poate fi descris in termenii transferurilor vectorilor de informatie intre registre. Acesta reprezinta Nivelul Transferurilor între Registre (Register Transfer Level - RTL)/Nivelul Fluxului de Date. Limbajul Verilog suporta toate aceste niveluri.

Generalități[modificare | modificare sursă]

Limbajul este utilizat în concepția asistată pe ordinator (CAO) a circuitelor integrate (de exemplu ASIC) sau pentru configurarea FPGA-urilor.

Sintaxă[modificare | modificare sursă]

Verilog are o sintaxă asemănătoare cu cea a limbajului C.

Istoric[modificare | modificare sursă]

Verilog a fost lansat, în 1985, de către Gateway System Corporation, care a fost preluată de către Cadence Design Systems, Inc. Până în 1990, când a luat ființa Open Verilog International (OVI), HDL Verilog a fost proprietatea companiei Cadence. Ulterior, Cadence a plasat Verilog în Domeniul Public. Standardul IEEE, pentru Verilog, a apărut in 1995.

Vezi și[modificare | modificare sursă]

Legături externe[modificare | modificare sursă]